IBM이 1나노미터 이하 공정을 적용한 세계 최초의 반도체 기술을 공개했다. 이번 기술은 0.7나노미터 노드 기반의 새로운 트랜지스터 구조를 적용한 것으로, IBM은 기존 반도체 미세 공정이 물리적 한계에 근접하는 상황에서 중요한 전환점을 의미한다고 밝혔다.
이번에 공개된 칩은 손톱 크기의 면적에 약 1000억 개에 가까운 트랜지스터를 집적해, 2021년 발표된 2나노미터 칩 대비 거의 두 배 수준의 집적도를 구현했다. 이러한 성과는 다양한 구조적, 소재 혁신을 기반으로 구현된 것으로, 특히 IBM의 3차원 나노스택 설계가 핵심 역할을 했다. 이를 통해 칩 특성이 원자 규모에 가까워지는 상황에서도 성능과 에너지 효율 향상이 지속될 수 있음을 보여준다.
IBM은 새 기술을 적용한 칩이 자사의 2나노미터 공정 칩 대비 최대 50% 더 높은 성능 또는 최대 70% 더 높은 에너지 효율을 제공할 것으로 예상된다고 밝혔다. 이는 생성형 AI, 클라우드 인프라, 차세대 전자기기 등 다양한 분야에서 연산 성능을 크게 높일 수 있는 기반이 될 것으로 보인다. IBM은 1나노미터 이하 공정에서 나노스택 기술이 가장 먼저 적용될 것으로 보고 있으며, 이르면 향후 5년 내 상용화 가능성이 있다고 전망했다.
IBM 연구진은 나노스택이라 불리는 새로운 트랜지스터 구조를 개발했다. 이는 3차원 나노시트 기반 설계로, IBM이 개발해 현재 최첨단으로 활용되고 있는 나노시트 기술을 한 단계 발전시킨 것이다. 나노스택은 트랜지스터를 수직으로 적층하고 어긋나게 배치하는 방식을 적용해 집적도를 높인다. 3차원 순차 적층 공정을 통해 동일 면적에서 더 많은 트랜지스터를 구현할 수 있으며, 각 적층 층에 서로 다른 소재 조합을 적용해 개별 소자의 성능과 전력 효율을 독립적으로 최적화할 수 있다.
IBM의 나노스택 구조는 CMOS 집적 공정에서의 초박막 유전체 결합, 듀얼 채널 엔지니어링 구현 능력 입증, 그리고 예상된 수준의 전환 성능을 나타내는 CMOS 인버터 동작 구현을 통해 실험적으로 검증됐다. 이러한 결과를 종합하면, 나노스택 기술은 물리적으로 구현 가능할 뿐 아니라 실제 연산을 수행할 수 있음을 확인할 수 있다. 또한 반도체 회로 및 공정 분야 국제 학회인 VLSI 2026에서 새롭게 발표된 연구에서는 나노스택 기반 설계가 SRAM에서 약 40% 수준의 추가적인 집적도 향상을 구현하는 것으로 나타났다. 이는 고대역폭 데이터를 필요로 하는 첨단 AI 워크로드에서도 보다 효율적인 칩 설계를 가능하게 한다는 점을 의미한다.
이러한 구조를 바탕으로 로직 공정은 처음으로 1나노미터 이하 노드로 확장될 수 있게 됐으며, 개별 원자 크기에 가까운 옹스트롬 단위 미세화 시대를 앞당기고 있다. 현재 트랜지스터 노드는 실제 물리적 길이보다 제조 기술의 세대를 의미하지만, IBM의 0.7나노미터 기술은 미세화가 여전히 지속될 수 있음을 보여준다. 새로운 나노스택 기반 설계를 통해 IBM은 향후 최소 10년 이상 반도체 미세화가 이어질 것으로 전망하고 있다.
IBM 리서치 총괄사장 겸 IBM 펠로우인 제이 감베타는 “이번 기술은 나노미터 단위를 넘어 원자 규모로 확장되는 컴퓨팅의 전환점을 보여준다”면서, “나노스택은 단순히 트랜지스터를 더 작게 만드는 데 그치지 않고, 칩을 구축하는 방식을 새롭게 정의해 성능과 에너지 효율을 크게 향상시킨다”고 말했다. 그리고 “이 기술은 차세대 컴퓨팅 시대를 위한 기반을 마련할 것”이라고 덧붙였다.
